FPGA计数器

功能设想: 使用FPGA并行记录IO边沿触发的次数, 并通过串口和上位机交互显示结果 解决问题: 由于单片机是单核除了, 多个GPIO中断触发会相互影响, 在信号时许非常短的情况会出现漏检的情况, 所以需要FPGA并行记录.

使用上位机架构

graph LR
A[FPGA] -->|UART TTL| B[UART to USB] -->|USB| C[上位机软件]

Loading

FPGA采集IO中断计数, 并通过UART协议发送到UART转USB并连接PC电脑, 然后电脑配备上位机软件控制FPGA计数器, 需要配置串口, 要安装上位机软件.

使用服务器架构

graph LR
A[FPGA] -->|UART TTL| B[ESP32] -->|WIFI HTTP| C[浏览器]

Loading

FPGA采集IO中断计数, ESP32上搭载HTTP服务器, 并内嵌网页, 在上位机设备上打开浏览器就可以控制FPGA计数器, 需要配置网络, 但整体免安装.

FPGA架构

graph LR
I[IO] --> C[计数器]
C --> O{调度器状态机}
R[UART RX] --> |FIFO| D[指令解码器]
D --> O
E[指令编码器] --> |FIFO| T[UART TX]
O --> E

Loading